طريقة وجهاز تطبيع نقطة عائمة الرقم الثنائي الولايات المتحدة 5513362 آ مرحلة ما بعد المعالجة يتم تنفيذها على العشرية M و الأسي E من العائمة رقم ثنائي نتيجة نتيجة الطرح على سبيل المثال، وبالتالي للحصول على عفريت م و الأس ه من نتيجة مرحلة ما بعد المعالجة لذلك، يتم إدخال الناتج E-1 من المخفف ومبلغ إخراج إلغاء لسا العمودي لدائرة كشف 1 المتقدمة في الحد الأدنى من قيمة الدائرة اختيار يتم تكييف الحد الأدنى من قيمة الدائرة اختيار لتعيين مقدار التحول ش إلى E-1 وإشارة الحكم ذات العلاقة بالحجم كر إلى 1 عندما تكون E-1 أصغر من لسا، عندما تكون المعالجة غير مطلوبة عندما يكون E-1 أصغر من لسا، أي عندما مطلوب تجهيز تطبيع، يتم تعيين ش ل لسا ويتم تعيين كر إلى 0 يتم تكييفها شيفتر اليسار لتوريد، كما العشري m من النتيجة، وهي القيمة التي تم الحصول عليها عن طريق تنفيذ معالجة التحول اليسار وجود كمية التحول ش على العشري ما اختيار c يتم تكييف إيركويت للتوريد، حيث أن الأس ه من النتيجة، 0 عندما يساوي كر 1، والمخرجات E-لسا لدائرة الطرح عندما يساوي كر 0 وهذا يمكن معالجة دنورماليز من رقم ثنائي نقطة عائمة إلى يتم تنفيذه بسرعة عالية تعادل تلك التي يتم فيها تنفيذ عملية التطبيع. 3.1 جهاز معالجة تشغيلية لتنفيذ معالجة النوبات على العشري، وجود عدد وافر من المواقف قليلا ونقطة الجذر، من رقم ثنائي النقطة العائمة وتعديل أس من هذا العدد العائم ثنائي النقطة المذكورة، وقال جهاز يشمل. الموازنة 1 الكشف عن وسائل للكشف عن موقف البتة من تقدم 1 في السخرية وقال ولتوفير، وكمية من إلغاء مانتيسا المذكورة، والفرق بين موقف بت المذكور وموقف قليلا من بت قليلا موقف واحد أكثر أهمية من نقطة الجذر يعني ديكريمنتينغ من أجل الحصول على قيمة تم الحصول عليها بطرح 1 من وسائل إكسبوننتبارينج المذكورة للمقارنة في الحجم، مع بعضها البعض، واثنين من البيانات المدخلات، أي ناتج من وسائل التناقص المذكورة ومبلغ إلغاء المقدمة من قال تقدم 1 وسائل الكشف، وبالتالي لتوريد، نتيجة لحكم ذات صلة بالحجم، وبيانات المدخلات أيهما أصغر، وكذلك لتوريد إشارة قياس العلاقة بين العلاقة التي تمثل w هيش إنبوت داتا أصغر من قول اثنين من المدخلات data. subtracting يعني لتوريد قيمة تم الحصول عليها عن طريق طرح من الأس المذكور وقال مقدار الإلغاء الموفرة من قال المتقدم 1 كشف الوسائل. استخدام وسائل الإمداد، كأس من نتيجة (0)، عندما تكون إشارة قياس درجة الارتباط من وسائل المقارنة المذكورة تمثل أنه من بين بيانات المدخلتين المذكورتين، فإن ناتج وسائل التناقص المذكورة أصغر، وأن مخرجات هذا الطرح تعني عندما تمثل إشارة الحكم ذات العلاقة بالحجم وإلا فإن وسائل النقل لتوريدها، كعادي للنتيجة المذكورة للتجهيز التشغيلي المذكور، قيمة تم الحصول عليها عن طريق تنفيذ العفريت المذكورة من رقم ثنائي النقطة العائمة المذكورة، عملية تحول اليسار التي يكون مقدار التحول مساوية لنتيجة الحجم - حكم العلاقة، وجود عدد وافر من البتات، والموردة من يقارن يعني يعني. حيث أن وسائل المقارنة لديها الحد الأدنى من قيمة اختيار الدائرة لنشر ماغنيتو في العلاقة بين بيانات المدخلات لكل رقم من أرقامه الأكثر أهمية إلى رقم أقل أهمية، وبالتالي توفير نتيجة لحكم ذات صلة بالحجم، بدءا بأهم رقم، و. الوسائل المتغيرة تتكون من اليسار 2 كك 0 ، 1، 2 ن-1 بتات التي تتوافق على التوالي مع ن بت أقل من نتيجة الحكم حجم العلاقة المقدمة من الحد الأدنى من قيمة اختيار الدائرة التي ترتبط في تتالي مع بعضها البعض. 2 جهاز معالجة التشغيلية لتنفيذ ومعالجة الازدواجية على العداد، وجود عدد وافر من المواضع البتة ونقطة الجذر، من رقم ثنائي النقطة العائمة، ولضبط أسي من النقطة الثنائية العائمة المذكورة، وقال إن الجهاز يشتمل على "كشف 1" الكشف عن وسائل للكشف عن وضع البتات تقدم 1 في السعيد وقال لتوريد، وكمية من إلغاء مانتيسا المذكورة، والفرق بين موقف بت وقال موقف قليلا من بت قليلا موقف واحد أكثر سيج نفيان من نقطة الجذر ديكريمنتينغ يعني لتوريد قيمة تم الحصول عليها بطرح 1 من إكسبوننتينبارينغ المذكورة واختيار وسائل للمقارنة في حجمها، مع بعضها البعض، اثنين من البيانات المدخلات، أي مبلغ الإلغاء الموفرة من قال المتقدم 1 كشف وسائل وقال الأس ، ومن ثم أن يزود، نتيجة لحكم ذات علاقة كبيرة، مقدار الإلغاء عندما يكون مبلغ الإلغاء الملغى أصغر من الأس المذكور، ومخرجات الوسائل المتناقصة المذكورة عندما تكون كمية الإلغاء المذكورة أقل من الأسية المذكورة، وأيضا لتوضيح إشارة قياس العلاقة بالحجم والتي تمثل بيانات المدخلات أصغر من المدخلين المذكورين بيانات data. subtracting يعني لتوريد قيمة تم الحصول عليها بطرح، من الأس المذكور، مبلغ الإلغاء الموفر من وسائل الدفع المتقدمة 1 كشف. الاستعانة بوسائل كتوفير نتيجة لعملية تشغيلية، فإن مخرجات وسائل الطرح المذكورة، عندما تكون إشارة التحكيم ذات العلاقة بالحجم الواسع f روم قال أن المقارنة واختيار الوسائل تمثل، من بين اثنين من البيانات المدخلة المذكورة، كمية من إلغاء الموردة من قال تقدم 1 كشف وسائل أصغر، و 0 عندما قال إشارة قياس العلاقة العلاقة يمثل خلاف ذلك و. يعني وسائل التوريد لتوريد، عتبة النتيجة المذكورة للتجهيز التشغيلي المذكور، وهي قيمة تم الحصول عليها من خلال التنفيذ، على العفريت المذكورة من العائمة رقم النقطة العائمة المذكورة، وهي عملية تحول اليسار التي مبلغ التحول يساوي نتيجة لحجم العلاقة الحكم، وجود عدد وافر من بت، من حيث المقارنة والوسائل المختارة. وحيث يكون لدى وسائل المقارنة والانتقاء دارة مقارنة ودائرة انتقاء لنشر علاقة حجم بيانات المدخلين لكل رقم منها من الرقم الأكثر دلالة إلى رقم أقل أهمية وبالتالي توفير النتيجة من حجم الحكم العلاقة، بدءا من الرقم الأكثر أهمية، و. وتشمل وسائل التحول اليسار 2 كك 0، 1، 2 ن-1 بت المتغيرات التي ريسب تتطابق بشكل كتابي مع ن بت أقل من نتيجة الحكم حجم العلاقة المقدمة من المقارنة المذكورة واختيار الدائرة والتي ترتبط في تتالي إلى بعضها البعض. 3 جهاز معالجة التشغيلية لتنفيذ معالجة التحول على العشري، وجود عدد وافر من بت، ونقطة راديكس، من رقم ثنائي النقطة العائمة، ولضبط أس من الرقم الثنائي العائم المذكور، وقال إن جهاز الكشف. التمهيد 1 الكشف عن وسائل للكشف عن موقف بت من التقدم 1 في العشير وقال لتوريد، كما وهو مبلغ من إلغاء العفريت المذكور، والفرق بين موقف بت المذكور وموقف قليلا من بت قليلا موقف واحد أكثر أهمية من الجذر point. subtracting يعني لتوريد، نتيجة للطرح، وقيمة تم الحصول عليها عن طريق طرح من قال الأس ، وقال مبلغ من إلغاء الجبهة المقدمة تقدم 1 وسائل الكشف، وأيضا لتوريد إشارة الحكم الحكم علاقة تمثل ما إذا كان أو ن (أ) أن الأس يساوي أو يقل عن الكمية المذكورة من كانكلينغ. أول اختيار وسيلة للإمداد، كأس من نتيجة المعالجة التشغيلية، 0 عندما تمثل إشارة قياس العلاقة ذات العلاقة من وسائل الطرح المذكورة أن الأس المذكور ليس أكبر من مبلغ الإلغاء الذي تم إلغاؤه، ونتيجة الطرح الموردة من وسائل الطرح المذكورة، عندما تمثل إشارة الحكم ذات العلاقة بالحجم الذي يمثل خلاف ذلك. ثانيا اختيار وسائل لتوريد الأس المذكور عندما تمثل إشارة قياس العلاقة من وسائل الطرح المذكورة أن الأس المذكور لا أكبر من المبلغ المذكور من الإلغاء، وقال المبلغ من إلغاء الجبهة المقدمة قال تقدم 1 كشف يعني عندما إشارة إشارة قياس العلاقة يمثل خلاف ذلك و. معالجة تجهيز يعني لتوريد، ك مانتيسا للنتيجة المذكورة لمعالجة العملية المذكورة، قيمة تم الحصول عليها من خلال تنفيذ، وقال مانتيسا من العائمة نقطة العائمة رقم ثنائي، تحول التحول اليسار في واي يساوي مقدار التحول تش قيمة تم الحصول عليها بطرح 1 من ناتج وسائل الانتقاء الثانية المذكورة عندما تمثل إشارة قياس مدى العلاقة من وسائل الطرح المذكورة أن الأس المذكور لا يزيد عن المبلغ المذكور للإلغاء، يساوي المخرجات المذكورة نفسها من اختيار الثاني يعني يعني عندما قال إشارة الحكم على علاقة حجم يمثل خلاف ذلك. في حين أن وسائل معالجة التحول لديها. شيفتر اليسار لتوريد القيمة التي تم الحصول عليها عن طريق تنفيذ، على العشري، ومعالجة التحول اليسار الذي التحول يساوي المبلغ ناتجا من الثانية اختيار الوسائل و. شيفتر 1-بت الحق لتوريد، ك مانتيسا نتيجة المعالجة التشغيلية، قيمة تم الحصول عليها عن طريق تنفيذ الحق 1-بت معالجة التحول على إخراج من قال شيفتر الأيسر عندما إشارة الحكم ذات الصلة بالحجم من وسائل الطرح تمثل أن الأس ليست أكبر من كمية الإلغاء، وقال الناتج نفسه من قال اليسار s إذا كانت إشارة الانحراف ذات العلاقة بالحجم تمثل خلاف ذلك. الخلفية للإختراع. يتعلق الاختراع الحالي بالطريقة والجهاز لمعالجة العمليات باستخدام رقم ثنائي لتمثيل النقطة العائمة وفقا لمعهد إيي لمهندسي الكهرباء والإلكترونيات المعيار 754 أو التي تتفق معها. مع تعقيدات الأخيرة من الحساب الفني العلمي أو إجراء الرسم، وهناك زيادة الطلب على سرعة عالية ودقيقة عملية نقطة العائمة يتم تكييف الكمبيوتر لتنفيذ معالجة باستخدام أرقام محدودة فقط من رقم النقطة العائمة وفقا لذلك، غالبا ما تحدث أخطاء في النتيجة التي تم الحصول عليها من قبل عملية نقطة عائمة تعتمد الدقة التشغيلية إلى حد كبير على ترتيب الأجهزة من جهاز كمبيوتر، ولكن باتباع معيار إيي 754، يمكن منع الأخطاء الناتجة عن ترتيب الأجهزة. في إيي ستد 754 ، وهو نسق يبلغ عدد البتات الكلي 32 فيه، بما في ذلك علامة 1 بت S، و 8-بي (أ) و (A) و 23 بتة (F)، بالنسبة إلى الرقم ثنائي النقطة العائمة ذي الدقة الواحدة أيضا، فإن النسق الذي يبلغ عدد البتات الإجمالي 64 فيه، بما في ذلك علامة بتة واحدة، S، و E 11 بتة، بتة F للجزء الثنائي من النقطة العائمة ذات الدقة المزدوجة عموما، يستعمل رقم نقطة عائمة تم إجراء التطبيع فيه بحيث تكون قيمة البتات الافتراضية غير الصفرية ونقطة الجذر أعلى من النقطة الأكثر دلالة بت من الكسر F ومع ذلك، يعطى تحيز لأسي فعلي بحيث يكون E هو قيمة موجبة بالنسبة للدقة المفردة على سبيل المثال، تستخدم، كقاعدة أس، قيمة تم الحصول عليها عن طريق إضافة 127 تحيزا إلى وهو أس الفعلي وهذا هو، يتم التعبير عن عدد حقيقي R1 معبر عن عدد تطبيع من الدقة واحدة على النحو التالي. حيث 1 F هو العشري M. في إيي 754، يتم تعريف أنه عندما تكون النتيجة التشغيلية هي قيمة حي من 0، وهذا يمثل كرقم دينورماليزد على سبيل المثال، يتم إجراء الأسي E 0 ويتم تنفيذ معالجة غير طبيعية لتحويل الجزء F بحيث يكون وزن البتة الصفرية للقيمة بمقدار بت واحد من نقطة الجذر 2 -126 وفي هذه الحالة، يعبر عن قيمة حقيقية R2 معبرا عنها بالرقم غير المعاد على النحو التالي. حيث يكون العرف M هو 0 F. هناك ظاهرة تشير إلى أن عدد الأرقام ذات الرقم الفعال ينخفض بدرجة كبيرة عند إضافة عددين من القيم المطلقة إلى حد كبير ونفس الشيء والتي علامات مختلفة عن بعضها البعض وتسمى هذه الظاهرة إلغاء في الطرح من أرقام النقطة العائمة مختلفة قليلا من حيث القيمة من بعضها البعض، عندما أس من مينوند يساوي أس من سبراهند والطرح من مانتيساس يتم تنفيذه دون موقف أرقام يبرر العملية على سبيل المثال، عندما عفريت من مينوند هو 1 100101 و مانتيسا من سوبتراهند هو 1 100010 نتيجة الطرح من العفريت s يساوي 0 000011 وهكذا، عندما تكون قيمة الجزء العلوي من البتات بمقدار بتة واحدة من نقطة الجذر 0 في نتيجة عملية ما، يقال إن إلغاء العشري قد ولد عدد الأصفار المتواجدة باستمرار من موقف الجزء العلوي قليلا من بت واحد من نقطة الجذر، ويسمى مبلغ إلغاء العشري في هذا المثال، ومبلغ إلغاء العشري هو 5.A العائمة رقم نقطة تقديم مثل إلغاء العشري، يتم تطبيع عن طريق التنفيذ، على M مانتيسا M، وهو عملية تحول يسارا لها مبلغ تحويل يساوي كمية الإلغاء وبتصحيح الأسي E بحيث يتم طرح مبلغ الإلغاء من الأسي E في الوصف التالي، فإن مبلغ التحول الأيسر المطلوب في ذلك الوقت عندما تم إنشاء إلغاء العشري، وسيتم التعبير عن كمية من إلغاء LSA. When E الأس ليست أكبر من مبلغ إلغاء لسا العشري ومبلغ إلغاء لسا طرح جيئة وذهابا m الأس من أجل التطبيع، يصبح الأس بعد التصحيح لا يزيد عن 0 عندما لا يمكن التعبير عن نتيجة تشغيلية على أنها رقم تطبيعي، فإن المعالجة غير المتجاوزة المذكورة أعلاه مطلوبة بعد ذلك. يتم تكييف أجهزة الكمبيوتر التقليدية لتنفيذ معالجة من رقم مطابق فقط عندما يتم الحكم على أنه لا يمكن التعبير عن قيمة تم الحصول عليها عن طريق تنفيذ معالجة تطبيع على نتيجة تشغيلية في جهاز، على أنه رقم مطابق، يتم إيقاف معالجة التطبيع كما لو حدث استثناء، ثم يعهد تجهيز دينورماليز إلى البرنامج وفقا لذلك، يتم تنفيذ معالجة دينورماليز بعد أن تم تنفيذ المعالجة تطبيع هذا يمثل مشكلة أن النتيجة التشغيلية المطلوبة لا يمكن الحصول عليها بسرعة عالية. تفصيل من INVENTION. It هو كائن من الاختراع الحالي لتمكين معالجة دينورماليز من رقم ثنائي النقطة العائمة ليتم تنفيذها d بسرعة عالية تعادل السرعة التي يتم فيها تنفيذ عملية التطبيع. لتحقيق الكائن المذكور أعلاه، يتم ترتيب الإختراع الحالي بحيث أنه قبل تنفيذ عملية التطبيع، يكون الأس E ومقدارا لإلغاء العداد يتم مقارنة لسا في الحجم مع بعضها البعض، وبناء على نتيجة المقارنة، ويتم تنفيذ إما معالجة تطبيع أو معالجة دينورماليز. وفقا للاختراع الحالي، يتم مقارنة E الأس ومبلغ إلغاء لسا العظيم في الحجم مع كل ويتم الحكم على ما إذا كانت نتيجة المعالجة التشغيلية عبارة عن رقم عادي أو رقم غير صحيح عندما تكون نتيجة المعالجة التشغيلية عبارة عن رقم مطابق E أكبر من لسا يتم تحديد مقدار إلغاء لسا كمبلغ شيفت ش ل و M مانتيسا M، ويتم تحديد قيمة تم الحصول عليها بطرح كمية إلغاء لسا من الأس هو E ك الأس ه من نتيجة تطبيع تجهيز على الآخر عندما تكون نتيجة المعالجة التشغيلية عبارة عن رقم غير مهذب E ليس أكبر من لسا، يتم تحديد قيمة تم الحصول عليها بطرح 1 من الأس E كمقدار شيفت ش لل M مانتيزا M و 0 يتم اختياره كأس ه من نتيجة معالجة دينورماليز على نحو أكثر تحديدا، على الرغم من أن نتيجة لعملية التشغيل هو عدد دينورماليزد، يمكن تنفيذ المعالجة بسرعة عالية بنفس الطريقة كما ل number. BREV العادي وصف DRAWINGS. FIG 1 هو مخطط تدفق يبين تدفق المعالجة في طريقة معالجة تشغيلية وفقا لتجسيد للاختراع الحالي. فيغ 2 عبارة عن مخطط تخطيطي يوضح ترتيب أول جهاز معالجة تشغيلية وفقا لتجسيد للاختراع الحالي. فيغ 3 هو مخطط الدائرة يبين الترتيب من الداخل من الحد الأدنى قيمة اختيار الدائرة هو مبين في الشكل 2.FIG 4 هو مخطط كتلة تبين ترتيب معالجة العمليات الثانية جهاز وفقا لتجسيد للاختراع الحالي. فيغ 5 هو مخطط الدائرة التي تبين ترتيب داخل دائرة مقارنة واختيار هو مبين في الشكل 4.FIG 6 هو مخطط كتلة تبين ترتيب جهاز معالجة العمليات الثالثة وفقا ل وهو تجسيد للاختراع الحالي. فيغ 7 عبارة عن رسم تخطيطي للدائرة يبين الترتيب الداخلي لدائرة الطرح الموضحة في الشكل 6 و. فيغ 8 عبارة عن مخطط تخطيطي يوضح ترتيب جهاز معالجة تشغيلي رابع وفقا لتجسيد من الاختراع الحالي. مع الإشارة إلى الرسومات المرفقة، سوف يناقش الوصف التالي طريقة المعالجة التشغيلية وفقا لتجسيد للاختراع الحالي، وجهاز معالجة تشغيلية لاستخدامه في ممارسة الطريقة المذكورة أعلاه. ويبين الشكل 1 تسلسل تنفيذ مرحلة ما بعد المعالجة على M مانتيسا و أس E من المدخلات العائمة نقطة رقم ثنائي تم الحصول عليها نتيجة ل على سبيل المثال، الطرح من الأرقام تطبيع، وبالتالي تحويل العشرية M و الأس E في عفريت م و الأس ه من الناتج العائمة نقطة رقم ثنائي سوف يناقش الوصف التالي تسلسل، خطوة خطوة، لدقة واحدة، ولكن يمكن أيضا أن تطبق طريقة المعالجة التشغيلية المبينة في الشكل 1 لدقة مزدوجة. للحصول على مبلغ من إلغاء لسا العشري، يتم الكشف عن موقف بت من التقدم 1 في العشرية M أولا يتم الحصول على مبلغ إلغاء لسا كما الفرق بين موضع البتات من التقدم 1 وبالتالي الكشف عن وموقف الجزء العلوي قليلا من قبل بت واحد من النقطة نقطة الجذر 101 ثم، يتم مقارنة E الأس ومبلغ إلغاء لسا في حجم مع كل خطوة أخرى 102.عندما E هو لا يزيد عن لسا، يتم تنفيذ معالجة غير طبيعية بحيث يتم التعبير عن نتيجة المعالجة التشغيلية على أنها عدد غير مهيأ وفقا لذلك، فإنه مطلوب لخفض الأسي E مثل أن المعادلة E تساوي 0، وتنفذ، على العمودي M، معالجة التحول الأيسر ذات مقدار التحول المقابل لمقدار مثل هذا الانخفاض. ويتكون الجزء العلوي من بتة واحدة من نقطة الجذر في عدد مطابق من الوزن من 2 -127 ولكن وزن مثل هذه البتة في عدد غير صحيح هو 2 -126 كما هو مبين في المعادلة 2 وبناء على ذلك، مطلوب أن يتم تقليل 1 بت من مبلغ التحول عندما يتم تنفيذ معالجة التحول اليسار على العشري M في هذا الصدد، يتم تعيين قيمة التحول ش للعشرية إلى E-1 الخطوة 103، ويتم تعيين الأس ه من نتيجة المعالجة التشغيلية إلى 0 الخطوة 104. من ناحية أخرى، عندما E أكبر من لسا، يتم تعيين قيمة التحول ش للالعشري إلى لسا من أجل تنفيذ خطوة معالجة تطبيع 105، ويتم تعيين الأس ه من نتيجة المعالجة التشغيلية إلى الخطوة E-لسا 106 في هذا الوقت، والأس ه ه لسا هو إيجابي. في خطوة 107، يتم تنفيذ معالجة التحول اليسار على العشري M أكو ردينغ إلى كمية التحول ش التي تم الحصول عليها في الخطوة 103 أو 105، وبالتالي الحصول على m مانتيسا من نتيجة المعالجة التشغيلية. وفقا لطريقة المعالجة التشغيلية المذكورة أعلاه، يتم التحكم في تدفق المعالجة على أساس نتيجة المقارنة في الحجم بين الأسي E ومقدار إلغاء العريسة لسا وبناء على ذلك، على الرغم من أن نتيجة المعالجة التشغيلية هو عدد دينورماليزد، يمكن تنفيذ المعالجة بسرعة عالية وبالمثل بالنسبة لعدد تطبيع بدلا من ذلك، قد تكون الخطوة 103 تغيرت بحيث يضبط مقدار التحول ش على E بدلا من E-1، كما يمكن تنفيذ معالجة شيف بتت 1-بت على العارضة M فقط عندما لا تكون E أكبر من لسا قبل أو بعد الخطوة 107 حيث يتم تنفيذ معالجة التحول اليسار على العشري M. وسوف الوصف التالي يناقش تباعا الأول إلى الرابع جهاز المعالجة التشغيلية لاستخدامها في ممارسة طريقة المعالجة التشغيلية أبوف جهاز المعالجة التشغيلي الأول الموضح في الشكل 2 يشتمل على مقلص 201، ودائرة كشف 1 متقدمة 202، ودائرة اختيار قيمة أدنى 203، ووحدة شيفتر اليسار 204، ونتائج مانتيسا تسجيل 205، وطرح الدائرة 206، و واختيار الدائرة 207 وسجل النتيجة الأسي 208. يتم تكييف المقلوب 201 لتوفير قيمة تم الحصول عليها بطرح 1 من الأسي E تتكيف الدائرة المتنامية 1 للكشف 202 للبحث عن M M في الاتجاه من الجزء العلوي من بتة واحدة من نقطة الجذر إلى أقل البتة لسب أقل أهمية، وبالتالي للكشف عن موقف البتة الأولى التي تساوي 1، وتكييفها أيضا لتوريد، وكمية من إلغاء لسا، والفرق بين موقف البتة وبالتالي الكشف عنها و موضع الجزء العلوي من البتة بمقدار بتة واحدة من نقطة الجذر. تتكيف القيمة الدنيا المختارة للدائرة 203 لمقارنتها بالحجم، مع بعضها البعض، اثنان من بيانات المدخلات، أي المخرجات E-1 للمخفض 201 و خرج لسا لدائرة الكشف 1 المتقدمة 202، وبالتالي لتوريد، وكمية التحول ش، وبيانات المدخلات أيهما أصغر، وتوفير إشارة الحكم بالحجم العلاقة كر تمثل بيانات المدخلات أصغر من البيانات المدخلات اثنين وعندما يكون E-1 أصغر من لسا، أي عندما يكون E أكبر من لسا، يساوي ش E-1 ويساوي كر 1 عندما لا يكون E-1 أصغر من لسا أي عندما يكون E أكبر من لسا ، ش تساوي لسا و كر تساوي 0 يتم تكييف وحدة شيفتر اليسرى 204 لتوريد، ك مانتيسا m من نتيجة المعالجة التشغيلية، وهي القيمة التي تم الحصول عليها من قبل التنفيذ، على العشري M، معالجة التحول اليسار وجود مقدار التحول المحدد من قبل ش الناتج من الحد الأدنى من قيمة اختيار الدائرة 203 يتم تكييف سجل النتيجة العشرية 205 لتخزين إخراج م وحدة اليسار شيفتر 204. يتم تكييف الدائرة الطرح 206 لتوفير قيمة تم الحصول عليها عن طريق طرح الناتج لسا من تقدم 1 كشف الدائرة 202 من إت الأس فإنه يتم تكييف الدارة 207 لتوريدها، كأس ه من نتيجة المعالجة التشغيلية، 0 عندما يساوي كر 1، والناتج E-لسا لدائرة الطرح 206 عندما يساوي كر 0 تسجل النتيجة الأسية 208 لتخزين خرج ه من الدائرة المختارة 207- ووفقا للترتيب الوارد في الشكل 2، فإن قلة الحد الأدنى لقيمة الدائرة 203 هي ما إذا كانت نتيجة المعالجة التشغيلية عبارة عن رقم عادي أو عدد غير منتظم، استنادا إلى حقيقة ما إذا كانت أو لا قيمة تم الحصول عليها بطرح الناتج لسا لدائرة الكشف 1 المتقدمة 202 من الناتج E-1 من المقدر 201، هو سلبي مبلغ التحول ش للالعشري M و الأس ه من نتيجة المعالجة التشغيلية هي على أنه استنادا إلى نتيجة الحكم الذي تم إجراؤه على هذا النحو، يتم تنفيذ عملية تطبيع أو معالجة غير طبيعية في هذا الوقت، يتم استخدام وحدة شيفتر اليسرى 204 عادة لكل من تطبيع المعالجة (د) في عملية معالجة التشكيل (دينورماليز). وتتميز القيمة الدنيا المختارة للدائرة 203 في الشكل 2 بالدالة التي تقارن بين اثنين من البيانات المدخلة ذات 8 بتات X و Y مع بعضها البعض، وتحدد بيانات المدخلات أيهما أصغر كلما كانت بيانات المخرجات Z، وأن القيمة المنطقية لمحطة خرج إشارة قياس مدى العلاقة - حكم العلاقة B مضبوطة على 1 عندما يكون X أصغر من Y كما هو مبين في الشكل 3، فإن دارة اختيار القيمة الدنيا 203 لها دارة دخل 311 ودائرة وسيطة 312 ومخرجات الدارة 313، ويتم ترتيبها بحيث يتم نشر علاقة حجم بيانات المدخلين X، Y لكل رقم من الأرقام من أعلى رقم إلى أدنى رقم، وبالتالي تحديد بسرعة عالية، بيانات الانتاج Z تبدأ على التوالي مع أعلى رقم انظر براءات الاختراع اليابانية المنقوشة المفتوحة النشر 3-12735.عندما يتم تعيين بت منها من المدخلات والمخرجات البيانات X، Y، Z كما شي، يي، زي i 0 إلى 7، وهو حجم العلاقة تحديد وظيفة جي و يتم تشكيل قوة العلاقة عقد وظيفة بي لكل رقم في الدائرة المدخلات 311 جي 1 يمثل أن شي أصغر من يي، و بي 1 يمثل أن شي يساوي يي. الدائرة المتوسطة 312 أشكال، استنادا إلى النواتج غي و بي من دائرة الإدخال 311، وحجم - قيمة تحديد الدالة غك ودالة قابضة العلاقة-بيك للأرقام من الرقم جث إلى الرقم كث j أصغر من k على سبيل المثال، يمثل g67 1 علاقة حجم البتاتين بأن X7X6 أصغر من Y7Y6 و p67 1 تمثل العلاقة المكافئة لبتتين تساويان X7X6 تساوي Y7Y6 وعلاوة على ذلك، تمثل g47 1 علاقة حجم أربع بتات بأن X7X6X5X4 أصغر من Y7Y6Y5Y4، وتمثل p47 1 علاقة التكافؤ لأربع بتات تساوي X7X6X5X4 Y7Y6Y5Y4 هذه القيمة - Rlation تحديد وظائف جي، غك وحجم علاقة علاقة عقد بي، يتم نشر بيك من أعلى رقم إلى أدنى أرقام. عندما يكون حجم العلاقة وظيفة تحديد gi7 للأرقام من كل رقم أرقام إيث إلى أعلى رقم يتم الحصول على الرقم 7 بالطريقة المذكورة أعلاه، يتم اختيار شي في كل رقم عندما gi7 يساوي 1 ويتم اختيار يي في كل رقم عندما gi7 يساوي 0 ثم، شي أو يي وبالتالي يتم تعيين مختارة كما زي وبالتالي، يمكن الحصول على بيانات الناتج 8 بت Z الحد الأدنى من القيمة على التوالي من أعلى بت في الدائرة الانتاج 313 في الشكل 3، ومع ذلك، يتم تحديد Z7 و Z6 على التوالي وفقا ل G7 و G67، و يتم تحديد Z5 و Z4 وفقا ل G47، ويتم تحديد Z3 إلى Z0 وفقا ل g07 وظيفة تحديد حجم العلاقة g07 للأرقام من الرقم 0 إلى الرقم 7 الذي يساوي 1 عندما يكون X أصغر من Y، والتي يساوي 0 عندما لا يكون X أصغر من Y، يتم توفيره من محطة خرج إشارة قياس العلاقة ذات العلاقة بالحجم B. كما هو مبين في الشكل 2، تتشكل وحدة شيفتر اليسرى 204 من خلال توصيل خمسة بتات، 8 بت، 4 بت، 2 بت و 1 بت المغيرون اليسار إلى بعضها البعض كما مرتبة في هذا الترتيب من المدخلات الجانب من العشرية M أقل خمس بت من الناتج Z7 إلى Z0 من الحد الأدنى من قيمة اختيار الدائرة 203 بمثابة إشارات التحكم من خمسة المغيرات اليسار، على التوالي أكثر تحديدا، عندما إخراج كمية التحول ش من القيمة الدنيا اختيار الدائرة 203 يتم تحديدها على التوالي من أعلى بت، ويتم تشغيل المغيرين في وحدة شيفتر اليسرى 204 تباعا، بدءا من شيفتر 16 بت التي يكون مقدار التحول هو أعظم وفقا لذلك، في كل مرة كل من أرقام الناتج من الحد الأدنى يتم تحديد قيمة اختيار الدائرة 203 تباعا من أعلى رقم، يتم تنفيذ هناك، على العشري M، تحول التحول اليسار وجود مبلغ التحول 2 كيلو بت المقابلة إلى الرقم وبالتالي تحدد. وبالتالي نوقشت، الترتيب في الشكلين 2 و 3 لديه الحد الأدنى من قيمة اختيار الدائرة 203 لتحديد بيانات الإخراج Z على التوالي من أعلى رقم، وحدة متعددة المراحل اليسار شيفتر 204 وجود عدد وافر من المغيرين ليكون سوتشيسيفيل y، بدءا من الشيفتر الذي يكون فيه مقدار التحول هو الأعظم هذا يتيح معالجة التحول الأيسر على M مانتيسا M التي يتم تنفيذها بسرعة عالية إن الحد الأدنى لقيمة اختيار الدائرة 203 هو ترتيب 8 بت ووحدة شيفتر اليسرى 204 هو ترتيب من 5 مراحل يتراوح بين 2 و 2 كك من 0 إلى 4 بتات، مع عدد البتات لكل من العشرية M و E الأس من أجل الدقة المفردة التي تؤخذ في الاعتبار ومع ذلك، قد تتغير هذه الترتيبات على نحو مناسب وفقا ل عدد البتات لكل من الوسيطة M والعامل E. في جهاز معالجة تشغيلي ثان في الشكل 4، يتم استبدال الحد الأدنى لقيمة اختيار الدائرة 203 المبين في الشكل 2 بدائرة مقارنة واختيار 401 A دائرة اختيار 402 في الشكل 4 يختلف عن الدائرة المختارة 207 في الشكل 2 في أن الدائرة المختارة 402 يتم تكييفها لتوريد خرج E-لسا لدائرة الطرح 206 عندما يساوي كر 1 و 0 عندما يساوي كر 0. ويقارن اختيار c يتم تكييف إيركويت 401 للمقارنة في الحجم مع بعضها البعض، واثنين من البيانات المدخلات، أي لسا الناتج للدائرة الكاشف المتقدمة 1 202 والأس هو E، وتوريد، وكمية التحول ش، لسا الناتج عندما لسا هو أصغر من الأس E، والناتج E-1 للمنفذ 201 عندما لا يكون خرج لسا أصغر من الأس E كما يتم تكييف الدائرة المقارنة والمختارة 401 لتوريد إشارة قياس العلاقة ذات العلاقة بالحجم الذي يمثل لسا أو E أصغر عندما يكون لسا أصغر من E، يساوي ش لسا و كر يساوي 1، وعندما لسا ليست أصغر من E، ش يساوي E-1 و كر يساوي 0. وفقا للترتيب في فيغ 4، يتم تكييف الدائرة المقارنة والمختارة 401 للحكم على ما إذا كانت نتيجة المعالجة التشغيلية عبارة عن رقم مطابق أو رقم غير صحيح، استنادا إلى حقيقة ما إذا كانت القيمة التي تم الحصول عليها بطرح الأسي E من ناتج لسا للتقدم أم لا 1 كشف الدائرة 202 هو سلبي على عكس الحد الأدنى أم قيمة اختيار الدائرة 203 في الشكل 2، يمكن مقارنة ودائرة اختيار 401 تبدأ مقارنة في حجم اثنين من البيانات المدخلة مع بعضها البعض قبل تحديد الناتج من المقدر 201، وبالتالي تمكين الحكم في سرعة أعلى ثم، يمكن تحديد مقدار التحول ش للعالمة M والعامل ه من نتيجة المعالجة التشغيلية بحيث أنه استنادا إلى نتيجة الحكم الذي تم إجراؤه، إما أن تتم معالجة المعالجة أو معالجة غير طبيعية في هذا الوقت، وحدة شيفتر اليسرى 204 تستخدم عادة لتطبيع معالجة و دينورماليز المعالجة. مقارنة ودائرة اختيار 401 في الشكل 4 لديه وظيفة أن الأول والثاني 8 بت الإدخال البيانات X، Y تتم مقارنة في حجم مع بعضها البعض، وبالتالي (X)، X عندما تكون X أصغر من Y، وثالثة بيانات دخل من 8 بتات S عندما لا تكون X أصغر من Y، وأن القيمة المنطقية لمحطة خرج إشارة الحكم ذات العلاقة بالحجم B B s إلى 1 عندما يكون X أصغر من Y كما هو مبين في الشكل 5، فإن الدائرة المقارنة والمختارة 401 لها دائرة دخل 411، ودائرة وسيطة 412 ودائرة خرج 413، ويتم ترتيبها، وبالمثل فإن الحد الأدنى لقيمة اختيار الدائرة 203، بحيث يتم نشر حجم العلاقة بين المدخلات البيانات X، Y لكل من الأرقام من أعلى رقم إلى أدنى رقم، وبالتالي تحديد، بسرعة عالية، وبيانات الانتاج Z بدءا من أعلى أرقام. الترتيب في FIGS 4 and 5 has the comparing and selecting circuit 401 for determining the output data Z successively from the highest digit, and the multi-stage left shifter unit 204 having a plurality of shifters to be successively operated, starting with the shifter in which the shift amount is the greatest This enables the left shift processing on a mantissa M to be executed at a higher speed The comparing and selecting circuit 401 is of the 8-bit arrangement and the left shifter unit 204 is of the 5-stage arrangemen t of left 2 k k 0 to 4 bit shifters, with the number of bits of each of the mantissa M and the exponent E for single precision taken into consideration However, such arrangements may be suitably changed according to the number of bits of each of the mantissa M and the exponent E. In a third operational processing apparatus shown in FIG 6, a decrementer 201, an advancing 1 detecting circuit 202 and a mantissa result register 205, a first selecting circuit 207 and an exponent result register 208 respectively have the same functions as those of the component elements designated by the same reference numerals in FIG 2 In FIG 6, there are also disposed a subtracting circuit 601, a second selecting circuit 602 and a left shifter 603.The subtracting circuit 601 is adapted to supply, as a result of subtraction, a value obtained by subtracting an output LSA of the advancing 1 detecting circuit 202 from an exponent E, and also to supply a magnitude-relation judging signal Ib representing whether or not E is equal to or smaller than LSA When E is not greater than LSA, Ib is equal to 1, and when E is greater than LSA, Ib is equal to 0 The first selecting circuit 207 is adapted to supply, as an exponent e of the result of an operational processing, 0 when Ib is equal to 1, and an output E-LSA of the subtracting circuit 601 when Ib is equal to 0 The second selecting circuit 602 is adapted to supply, as a shift amount SH, an output E-1 of the decrementer 201 when Ib is equal to 1, and an output LSA of the advancing 1 detecting circuit 202 when Ib is equal to 0 The left shifter 603 is adapted to supply, as a mantissa m of the result of an operational processing, a value obtained by executing, on a mantissa M, a left shift processing having a shift amount specified by an output SH of the second selecting circuit 602 The inside arrangement of the left shifter 603 is not limited to the multi-stage arrangement of the left shifter unit 204 in FIG 2.The subtracting circuit 601 in FIG 6 ha s the both functions of the subtracting circuit 206 and the minimum value selecting circuit 203 shown in FIG 2 More specifically, the subtracting circuit 601 is adapted to supply a subtraction result E-LSA to be subjected to the correction of an exponent E, and to judge whether the result of an operational processing is a normalized number or a denormalized number, based on the fact whether or not a value obtained by subtracting LSA from E is equal to or smaller than 0 Then, the shift amount SH of the mantissa M and an exponent e of the result of an operational processing can be determined such that, based on the judgment thus made, either a normalize processing or a denormalize processing is to be executed At this time, the left shifter 601 is commonly used for the normalize processing and the denormalize processing. The subtracting circuit 601 in FIG 6 has the function that a subtraction result X-Y of two 8-bit input data X, Y is set as an output data Z, and that the logical value of the magnitude-relation judging signal Ib is set to 1 when X is not greater than Y As shown in FIG 7, the subtracting circuit 601 has an input circuit 611, an intermediate circuit 612 and an output circuit 613, and is arranged such that the magnitude relation of the two input data X, Y for each of the digits is propagated from the lowest digit to the highest digit, thus determining the output data Z. When the respective bits of the input and output data X, Y, Z are set as Xi, Yi, Zi i 0 to 7 , the input circuit 611 forms a digit borrow generating signal Igi and a digit borrow propagating signal Ipi for each digit As widely known, the digit borrow generating signal Igi is a signal for executing subtraction, which is formed such that Igi 1 represents that, in an operation of Xi-Yi as to the ith digit, digit borrowing has taken place from the i 1 th digit However, Igi 1 also represents that Xi is not greater than Yi As widely known, the digit borrow propagating signal Ipi is another signal for executing subtraction, which is formed for judging that, in an operation of Xi-Yi, when digit borrowing has taken place from the ith digit to the i-1 th digit and if Ipi is equal to 1, digit borrowing has taken place from the i 1 th digit However, since digit borrowing from the i 1 th digit takes place due to the digit borrowing which has taken place on the i-1 th digit, Ipi 1 also represents that Xi is equal to Yi. Based on the outputs Igi and Ipi of the input circuit 611, the intermediate circuit 611 forms a digit borrow generating signal Igjk and a digit borrow propagating signal Ipjk for the digits from the kth digit to the j th digit k is smaller than j For example, the digit borrow generating signal Ig32 from the second digit to the third digit is a signal for executing subtraction, which is formed such that Ig32 1, represents that, in an operation of two bits of X3X2-Y3Y2, digit borrowing from the fourth digit has taken place However, Ig32 1 also represents the magnitude rela tion of two bits that X3X2 is not greater than Y3Y2 On the other hand, the digit borrow propagating signal Ip32 from the second digit to the third digit is another signal for executing subtraction, which is formed for judging that, in an operation of X3X2-Y3Y2, when digit borrowing has taken place from the second digit to two bits of first and zeroth digits and if Ip32 1 is equal to 1, digit borrowing has taken place from the fourth digit Since digit borrowing from fourth digit takes place due to the digit borrowing which has taken place on the first or zeroth digit, Ip32 1 also represents the equivalence relationship of two bits that X3X2 is equal to Y3Y2 The digit borrow generating signals Igi, Igjk and the digit borrow propagating signals Ipi, Ipjk are propagated from the lowest digit to the highest digit. When the digit borrow generating signal Igi0 for the digits from the lowest digit the zeroth digit to each digit the ith digit is obtained, the output circuit 613 generates Zi, for each digit, based on Ipi and Ig i-1 0 However, Z1 is generated based on Ip1 and Ig0 Since no digit is borrowed from the lowest digit, Z0 is determined based on Ip0 only. When at least one of a digit borrow generating signal Ig70 and a digit borrow propagating signal Ip70 for the digits from the zeroth digit to the 7th digit, is 1, this represents that X is not greater than Y More specifically, the magnitude-relation judging signal Ib can be expressed by the following equation. However, the following equations are established. Accordingly, the following equation is then established EQU1.In the output circuit 613 in FIG 7, the magnitude-relation judging signal Ib is generated with the use of the relation of the equation 6.Generally, it is easy to judge whether or not a subtraction result is negative in a subtracting circuit for executing subtraction of X-Y That is, it is enough to judge whether or not a digit is borrowed from the highest digit However, it is difficult to judge whether or n ot a subtraction result is not greater than 0 That is, it is difficult to judge whether or not a subtraction result is equal to 0 In this connection, it may be considered to add a circuit for making sure that all the bits of a subtraction result are 0 or for making sure that X-Y is not negative and X-Y-1 is negative This may increase the amount of hardware of the subtracting circuit In the subtracting circuit 601 in FIG 7, however, most of the hardware is commonly used for the calculation of the output data Z and the generation of the magnitude-relation judging signal Ib representing that X is not greater than Y X-Y is not greater than 0 It is therefore possible to reduce the amount of the hardware. In a fourth operational processing apparatus in FIG 8, the decrementer 201 in FIG 7 is removed but a right 1-bit shifter 604 is interposed between a left shifter 603 and a mantissa result register 205 The left shifter 603 and the right 1-bit shifter 604 form a bidirectional shifter 605.A sec ond selecting circuit 602 is adapted to supply, as a shift amount SH, an exponent E when Ib is equal to 1, and an output LSA of the advancing 1 detecting circuit 202 when Ib is equal to 0, the exponent E and the output LSA being supplied to the left shifter 603 The right 1-bit shifter 604 is adapted to supply, as a mantissa m of the result of an operational processing, a value obtained by executing a right 1-bit shift processing on an output of the left shifter 603 when Ib is equal to 1, and the output itself of the left shifter 603 when Ib is equal to 0.According to the arrangement in FIG 8, when the subtracting circuit 601 having the inside arrangement shown in FIG 7 makes a judgment that the result of an operational processing is a denormalized number Ib 1 the shift amount SH to be given to the left shifter 603 is set to E and a shift operation of the right 1-bit shifter 604 is started As a result, there is executed, on a mantissa M, a left shift processing having a desired shift am ount E-1 On the other hand, when it is judged that the result of the operational processing is a normalized number Ib 0 , the shift amount SH to be given to the left shifter 603 is set to LSA and a shift operation of the right 1-bit shifter 604 is stopped As a result, there is executed, on a mantissa M, a left shift processing having a desired shift amount LSA More specifically, according to the arrangement in FIG 8, the provision of the right 1-bit shifter 604 eliminates the decrementer 201 in FIG 6, thus simplifying the arrangement of the operational processing apparatus The method of determining an exponent e of the result of an operational processing is similar to that shown in FIG 6.In the embodiment in FIG 8, the right 1-bit shifter 604 is disposed at the output side of the left shifter 603, but the right 1-bit shifter 604 may be disposed at the input side of the left shifter 603.This page is translated from the original by using the Google translator. IEEE 754 - Standard binary a rithmetic float. Author Yashkardin Vladimir 10 2 1,55625 exp 10 2 Number 1,55625 exp 10 2 consists of two parts a mantissa M 1 55625 and the exponent exp 10 2 If the mantissa is in the range 1 -2.3 2 Submission of a denormalized exponential form. Take, for example, the decimal number 155,625 Imagine the number of denormalized exponential way 0,155625 10 3 0,155625 exp 10 3 Number 0,155625 exp 10 3 consists of two parts a mantissa M 0,155625 and exponent exp 10 3 If the mantissa is in the range 0,1 -3.3 3 Converting decimal to binary floating-point number. Our problem is reduced to a decimal floating point numbers in binary floating-point number in exponential normalized form To do this we expand the given number of binary digits.155,625 1 2 7 0 2 6 0 2 5 1 2 4 1 2 3 0 2 2 1 2 1 1 2 0 1 2 -1 0 2 -2 1 2 -3 155,625 128 0 0 16 8 0 2 1 0 5 0 0 125 155,625 10 10011011,101 2 - the number of decimal and binary floating-point. Let the resulting number to the normalized form in decimal and binary sy stem 1,55625 exp 10 2 1,0011011101 exp 2 111.As a result, we have the main components of the normalized exponential of binary numbers Mantissa M 1 0011011101 Exponent exp 2 111. 4 Description converting numbers of IEEE 754.4 1 The transformation of a normalized binary numbers in 32 bit format IEEE 754.The main application in technology and programming formats were 32 and 64 bits For example, in VB using the data types single 32 bit and double 64 bits Consider the transformation of the binary number 10011011 101 format single-precision 32 bit IEEE Standard 754 Other formats of the numbers in IEEE 754 is an enlarged copy of the single-precision. To provide the number in the format single-precision IEEE 754 should bring it to the binary normalized form In 3, we have done this conversion on the number 155 625 Now consider, as a normalized binary number is converted to a 32-bit format IEEE 754.Description of the transformation in 32-bit format IEEE 754.Number can be or - Therefore play a bit to designate the sign of 0-positive 1-negative This most significant bit to 32 bit sequence. Then go exponent bits, this allocates 1 byte 8 bits Exhibitor may be, as the number, with the sign or - To determine the sign of the exponent, not to introduce yet another sign bit, add the offset to the exponent in half byte 127 0111 1111 That is, if our exhibit 7 111 in binary , then shifted exponent 7 127 134 And if our exhibitors was -7, then offset Booths 127-7 120 Biased exponent is written in the allotted 8 bits However, when we will need to obtain an exponential binary numbers, we simply subtract 127 from this byte. The remaining 23 bits set aside for the mantissa However, the normalized binary mantissa first bit is always 1, since the number is in the range 1 The table shows the decimal number 155 625 in the 32-bit format IEEE754.001 1011 1010 0000 0000 0000.2 971 1,99584e 292.From the above, given that the bulk of the numbers in IEEE754 format has a stable small relative error The maxi mum possible relative error for the number is Single 2 -23 100 11,920928955078125e-6 The maximum possible relative error for the number of Double 2 -52 100 2,2204460492503130808472633361816e-14.7 5 General information for the number of single and double precision IEEE standard 754.Table 3 Information about the format 32 64 bit in the standard ANSI IEEE Std 754-1985.length number, bit. offset the exponential E , bits. the remainder of the mantissa M , bits. denormalized binary number. normalized binary number. denormalized number of decimal. F -1 S 2 E -126 M 2 23.F -1 S 2 E -1022 M 2 52.normalized number of decimal. F -1 S 2 E-127 1 M 2 23.F -1 S 2 E-1023 1 M 2 52.Abs max error number. Rel max error denorms number. Rel max error norms number. 2 -149 1,40129846 e -45. 2 -1074 4,94065646 e -324. 2 127 2-2 -23 3,40282347 e 38. 2 1023 2-2 -52 1,79769313 e 308. 8 Rounding numbers in standard IEEE 754.In presenting the floating-point numbers in IEEE Standard 754 have often rounded numbers The standard provides four ways to rounding of numbers. Ways to rounding of numbers of IEEE 754.Rounding tending to the nearest integer. Rounding tends to zero. Rounding tends to. Rounding tends to. Table 3 Examples of rounding to one decimal. to the nearest integer. How is rounding shown in the examples in Table 3 When you convert a number to choose one of the ways of rounding By default, this is the first way, rounding to the nearest integer Often in different devices using the second method - rounded to zero When rounding to zero, simply discard meaningless level numbers, so this is the easiest one in the hardware implementation. 9 Computing problems caused by using the standard IEEE754.IEEE 754 standard is widely used in engineering and programming Most modern microprocessors are manufactured with hardware realization of representations of real variables in the format of IEEE754 Programming language and the programmer can not change this situation, a repose of a real number in the microprocessor does not exist When creating the standard IEEE754-1985 representation of a real variable in the form of 4 or 8 bytes seem very large value, since the amount of RAM MS-DOS was equal to 1 MB A program in this system could be used only 0 64 MB For modern operating systems the size of 8 bytes is null and void, nevertheless the variables in most microprocessors continue to be in the format IEEE754-1985.Consider the error computing, caused by the use of numbers in the format of IEEE754.9 1 Errors associated with accuracy of representation of real numbers in the format of IEEE754 A dangerous reduction. This error is always pre sent in computer calculations The reason for its occurrence is described in paragraph 7 4 -6 for double 10 -14 The absolute errors can be significant, as for single 10 31 and for double 10 292,that may cause problems with calculations. If the sample count on the paper, the answer is 1 Absolute error is 7 Why get the wrong answer Number 123456789 in the single 4CEB79A3hex ieee 123456792 dec absolute error reporting is 3 Number 123456788 in the single 4CEB79A2hex ieee 123456784 dec absolute error reporting is -4 Relative error in the initial numbers of approximately 3,24 e-6 As a result, one operation relative error of the result was 800 , ie increased by 2,5 e 8 times This is what I call A dangerous reduction ie catastrophic decrease of accuracy in the operation where the absolute value of the result is much smaller than any of the input variables. In fact, the error precision of the representation of the most innocuous in computer calculations, and usually many programmers are not payin g any attention Nevertheless, they you can be very frustrating.9 2 Errors associated with improper coercion of types of data Wild error. These errors are caused by the fact that the original number submitted in the format of single and double in a format not usually equal to each other For example the original number 123456789,123456789 Single 4CEB79A3 123456792,0 dec Double 419D6F34547E6B75 123456789,12345679104328155517578125 The difference between Single and Double amount 2,87654320895671844482421875.Here is an example for VB Relative error of the result is gt end lt boby gt lt html gt Enter a number 2 2250738585072011e-308 caused a hang of the process with nearly 100 load CPU Other numbers from this range of problems not caused 2 2250738585072009e-308, 2 2250738585072010e-308, 2 2250738585072012e-308 Report a bug received 30 12 2010, 10 01 2011 fixed by the developer Since PHP is a preprocessor is used by most servers, then any user network within 10 days, was able to close any host How to write the developers that the bug only works in 32-bit systems, but if you increase the accuracy of the boundary, then I think that the 64-bit systems, too, hang not verified The reason for the panic is clear any user, at a certain level of diligence and knowledge, had the opportunity to cut down most of the information resources of the planet within ten days I would not like - would result in more examples of such numbers and such errors. 10 The final part. From the above it is clear that the view that the floating-point result is not beyond the relative error in reporting the greatest number is false Errors listed in Item 9 are added together Such errors as dirty and dangerous zero reduction can make calculation errors unacceptable Particular attention in the programming of computer calculations the programmer should be paid to the results close to zero. Some experts believe that the format of numbers represents a threat to humanity You can read about it in the article IEEE754-tick threatens mankind Although many of the facts in this article over-dramatized, and possibly misinterpreted, but the problem is computing correctly reflected philosophically. I m not a dramatization of the calculations on the standard IEEE754 Standard operating since 1985 and fully entered into the standard IEEE754-2008, which broadened the accuracy of calculations However, the problem of reliability computing today is very urgent, and the standa rd IEEE754-2008 and ISO recommendations have not solved this problem I think in this area needed an innovative idea that developers Standard IEEE754-2008 unfortunately do not possess. Innovative ideas usually come from The main innovative ideas in our world were made by amateurs like-minded people not for money A striking example of this situation was the invention of the phone When a school teacher Alexander Graham Bell Alexander Graham Bell came up with a patent for an invention of the telephone to the president of telecommunications company Western Union Company, which is owned by the transatlantic cable connection with an offer to buy his patent for the invention of the telephone, he was not expelled - no The president of that company offered to consider this question the advice of experts in the field of telegraphy, consisting of specialists and scholars in the field of telecommunications Experts gave their opinion that this invention is useless in the field of telecommunications a nd it is futile Some experts have even written a report that it tsirkachestvo and charlatanism nbsp nbsp Alexander Graham Bell, along with his father in law, decided independently to promote his invention After about 10 years, the telecommunications giant Western Union Co was virtually eliminated phone business from the sphere of telecommunication technologies Today you can see in many Russian cities windows that says Western Union, this company which is engaged in transferring money around the world, and once she was the international telecommunications giant We can conclude opinions of experts in innovative technologies are useless If you think that since the invention of the telephone 1877 in people s minds that something has changed, you re wrong. If scientists who are inventing new and professionals who know how to use the well-known can not solve the problem, you need innovation. Links to new ideas in the field of representation of real numbers in hardware 1 Approksimetika 2 If you know of other innovative ideas in the field of representations of real numbers, then we will be happy to get links to these sources. I would suggest to represent real numbers as fixed-point To view the full range of numbers Double enough to have a variable consisting of 1075 bits integer part and 1075 bits of fractional part, ie about 270 bytes per variable In this case, all numbers will be presented with the same absolute accuracy You can work with numbers in the entire range the real axis, that is, it becomes possible to summarize large numbers of small numbers Step numbers on the real axis is uniform, that is the real axis is linear The data type will be only one, ie do not need the whole, real and other types Here the problem is the realization of registers of microprocessors dimension of 270 bytes, but it s not a problem for modern technology. To write p 9 I had to create a program that represents a number as a variable to a fixed point, long 1075 1075 bytes Where the number can be represented as a string of characters ASCII, ie one symbol equals one digits Just had to write all the arithmetic operations with strings ASCII This program is similar to a paper calculation Since mathematical ability microprocessor in it are not used, she said slowly Why I did it I could not find a program that could accurately represent the number of IEEE754 format, in decimal form I also did not find the program although they certainly have what no doubt where you can enter in box 1075 of significant decimal digits. Here for example just the decimal value of the number of double 7FEFFFFFFFFFFFFF 17976931348623157081452742373170435679807056752584499659891747680315726078002853876058955 863276687817154045895351438246423432132688946418276846754670353751698604991057655128207624 549009038932894407586850845513394230458323690322294816580855933212334827479782620414472316 8738177180919299881250404026184124858368,0.You can use the IEEE754 v 1 0 nbsp to study and evaluate the errors when workin g with real numbers given in the format of IEEE754.References 1 IEEE Standard for Binary Floating-Point Arithmetic Copyright 1985 by The Institute of Electrical and Electronics Engineers, Inc 345 East 47th Street, New York, NY 10017, USA. Acknowledgments Sitkarevu For assistance in creating an article. Archive of reviews with comments nbsp View nbsp nbsp Send us feedback on the e-mail. Floating Point Representation Basics. There are posts on representation of floating point format The objective of this article is to provide a brief introduction to floating point format. The following description explains terminology and primary details of IEEE 754 binary floating point representation The discussion confines to single and double precision formats. Usually, a real number in binary will be represented in the following format. Where I m and F n will be either 0 or 1 of integer and fraction parts respectively. A finite number can also represented by four integers components, a sign s , a base b , a significand m , and an exponent e Then the numerical value of the number is evaluated as. -1 سمكسب حيث m b. Depending على قاعدة وعدد من البتات المستخدمة لترميز المكونات المختلفة، ومعيار إيي 754 يحدد خمسة تنسيقات أساسية من بين الأشكال الخمسة، وتنسيق ثنائي ثنائي و binary64 هي دقة واحدة وصيغ الدقة المزدوجة على التوالي التي والقاعدة هي 2.Table 1 الدقة التمثيل. تنسيق الدقة واحد. كما هو مذكور في الجدول 1 تنسيق الدقة واحد لديه 23 بت ل سيغنيفيكاند و 1 يمثل بت ضمنية، التفاصيل أدناه، 8 بت ل الأس و 1 بت للتوقيع. على سبيل المثال، يمكن تحويل العدد المنطقي 9 2 إلى نسق تعويم دقيق وحيد على النحو التالي. وقال إن النتيجة تطبيع إذا تم تمثيلها مع 1 بتة 1 أي 1 001 2 x 2 2 وبالمثل عندما يتم تطبيع الرقم 0 000000001101 2 x 2 3، يبدو كما 1 101 2 × 2 -6 حذف هذا ضمني 1 على اليسار المتطرف يعطينا العشرية من عدد تعويم A عدد تطبيع يوفر المزيد من الدقة من المقابلة المقابلة دي تطبيع الرقم يمكن ضمنا الشيء الأكثر أهمية ضمنية تستخدم لتمثيل أكثر دقة سيغنيفيكاند و 23 1 24 بت الذي يسمى التمثيل دون الطبيعي يتم تمثيل أرقام النقطة العائمة في شكل مقيسة. وتندرج الأعداد غير الطبيعية في فئة الأرقام المعاد ترقيمها ويقلل التمثيل دون الطبيعي قليلا من نطاق الأس و يمكن أن تكون تطبيع لأن ذلك من شأنه أن يؤدي إلى الأس الذي لا يصلح في مجال الأرقام الفرعية هي أقل دقة، أي أنها أقل مجالا للبتات غير الصفرية في مجال الكسر، من الأرقام المعيارية في الواقع، ودقة قطرات كما حجم انخفاض عدد غير طبيعي، ومع ذلك، فإن التمثيل دون الطبيعي مفيد في تقديم الفجوات من نطاق النقطة العائمة بالقرب من الصفر. وبعبارة أخرى، يمكن كتابة النتيجة أعلاه كما -1 0 × 1 001 2 × 2 2 الذي ينتج مكونات صحيح كما s 0، ب 2، سيغنيفيكاند m 1 001، مانتيسا 001 و e 2 يمكن تمثيل الرقم العائم الدقيق الوحيد المقابل في ثنائي كما هو موضح أدناه. حيث يكون حقل الأس من المفترض أن يكون 2 ، ولكن المشفرة كما 127 127 2 يسمى الأس المنحازة مجال الأس هو في شكل ثنائي عادي الذي يمثل أيضا أسلاف السلبية مع ترميز مثل حجم علامة، 1 ثانية مجاملة، 2 ثانية مكمل، الخ يتم استخدام الأس منحازة لتمثيل الأسس السلبية فإن الأس المتحيزة له مزايا على تمثيلات سلبية أخرى عند إجراء مقارنة بين ذروته بين رقمين عائمين للمساواة. ويضاف تحيز 2 n-1 1 حيث n من البتات المستخدمة في الأس إلى الأس ه للحصول على أس منحازة E سو ، ويمكن الحصول على الأس المتحيزة E من رقم الدقة واحد as. The من الأس في شكل دقة واحدة هو -126 إلى 127 وتستخدم قيم أخرى لرموز خاصة. ملاحظة عندما نقوم فك عدد نقطة العائمة الأس هو الحصول على الأسية منحازة طرح 127 من الأس المنحازة يمكننا استخراج الأسية غير منحازة. الشكل التالي يمثل العائمة مقياس النطاق. دقة مزدوجة فورمات. كما ذكر في الجدول 1 تنسيق الدقة المزدوجة has 52 bits for significand 1 represents implied bit , 10 bits for exponent and 1 bit for sign All other definitions are same for double precision format, except for the size of various components. The smallest change that can be represented in floating point representation is called as precision The fractional part of a single precision normalized number has exactly 23 bits of resolution, 24 bits with the implied bit This corresponds to log 10 2 23 6 924 7 the characteristic of logarithm decimal digits of accuracy Similarly, in case of double precision numbers the precision is log 10 2 52 15 654 16 decimal digits. Accuracy in floating point representation is governed by number of significand bits, whereas range is limited by exponent Not all real numbers can exactly be represented in floating point format For any numberwhich is not floating point number, there are two options for floating point approximation, say, the closest floating point number less than x as x and the closest floati نغ x أكبر من x x x يتم تنفيذ عملية التقريب على عدد من البتات الهامة في الحقل العشري استنادا إلى الوضع المحدد ويؤدي النمط التنازلي إلى x إلى x، ويؤدي الوضع المستدير إلى x إلى x، الصفر وضع x هو x أو x أيهما هو بين صفر و جولة إلى أقرب وضع مجموعات x إلى x أو x أيهما أقرب إلى x عادة ما يكون أقرب إلى أقرب هو الأسلوب الأكثر استخداما ويقترب من تقارب نقطة العائمة التمثيل إلى القيمة الفعلية على النحو المحدد. نمط البت الخاص. نموذج يحدد القليل من أنماط بت النقطة العائمة الخاصة صفر يمكن أن يكون t الأكثر أهمية 1 بت، وبالتالي يمكن ر تكون تطبيع تمثيل بت مخفي يتطلب تقنية خاصة لتخزين الصفر سيكون لدينا اثنين من أنماط بت مختلفة 0 و -0 لنفس القيمة العددية صفر لتمثيل النقطة العائمة بدقة واحدة، يتم إعطاء هذه الأنماط أدناه 0.0 00000000 00000000000000000000000 0.1 00000000 00000000000000000000000 -0.Similarly، ذي ستاندارد يمثل اثنين من بت مختلفة ل إنف و-إنف نفس تعطى أدناه 11111111 00000000000000000000000 INF.1 11111111 00000000000000000000000 - INF. All من هذه الأرقام الخاصة، فضلا عن أرقام خاصة أخرى أدناه هي أرقام غير طبيعية، ممثلة من خلال استخدام نمط بت خاص في مجال الأس وهذا يقلل قليلا من نطاق الأس، ولكن هذا مقبول تماما لأن النطاق كبير جدا. في محاولة لحساب تعبيرات مثل 0 x إنف، 0 إنف، وما إلى ذلك لا معنى الرياضية يدعو المعيار نتيجة مثل تعبيرات لا عدد نان أي تعبير لاحق مع نان الغلة نان تمثيل نان ديك سيغنيفيكانتاند غير و كل 1s في مجال الأس هو موضح أدناه للحصول على تنسيق الدقة واحد x لا ر الرعاية bits. x 11111111 1 m 0000000000000000000000 . حيث يمكن أن يكون 0 أو 1 هذا يعطينا اثنين من تمثيلات مختلفة من NaN.0 11111111 110000000000000000000000 إشارة نان SNaN.0 11111111 100000000000000000000000 هادئة نان QNaN. U يتم استخدام كل من شن و سنان لمعالجة الأخطاء نان لا تثير أي استثناءات كما أنها تنتشر من خلال معظم العمليات في حين أن سنان التي عندما تستهلك من قبل معظم العمليات سوف تثير استثناء غير صالح. الفيضان و Underflow. Overflow يقال أن تحدث عندما تكون النتيجة الحقيقية ل تكون العملية الحسابية محدودة ولكن أكبر حجما من أكبر رقم النقطة العائمة التي يمكن تخزينها باستخدام الدقة المحددة يقال إن التدفق تحت الأرض يحدث عندما تكون النتيجة الحقيقية لعملية حسابية أصغر في حجمها غير متناهي الصغر من أصغر نقطة عائمة عادية مقيسة يمكن أن يمكن تجاهل تجاوز الفائض في الحسابات في حين يمكن استبداله تحت فعال استبداله الصفر. ويحدد المعيار إيي 754 ثنائي تنسيق نقطة عائمة وتترك تفاصيل العمارة لمصنعي الأجهزة ترتيب تخزين البايت الفردية في ثنائي رقم العائمة العائمة يختلف من العمارة إلى العمارة. شكرا ل فينيكي لكتابة المادة المذكورة أعلاه يرجى وري te comments if you find anything incorrect, or you want to share more information about the topic discussed above. Method for eletronically representing a number, adder circuit and computer system US 5923575 A. The invention relates to a method for electronically representing a number V in a binary data word Both the exponent and the mantissa are represented as 2 complement The mantissa is normalized to 0 1 F if the number V is positive where F is the fraction of the mantissa In case that the number V is negative the fraction F is normalized to 10 F Usage of this format allows to design an improved adder which requires less hardware. 11.1 A method for electronically representing a number V in a binary data word, the data word having a set of exponent bits E and having a set of mantissa bits M, the method comprising the steps of. representing the exponent bits E in 2 complement form and. representing the mantissa bits M in 2 complement form whereby. in case that the number V is positive, a fraction F of the mantissa bits M of the number V is normalized to a 01 F form and the exponent bits E are adapted by shifting the number V a number of times and adding the number shifts to the exponent bits E of the number V and. in case that the number V is negative, the fraction F of the mantissa bits M is normalized to a 10 F form and the exponent bits E are adapted by converting the number V into a 2 complement form, shifting the number V a number of times, and adding the number of shifts to the exponent bits E of the number V and. dropping the leading mantissa bit to form a binary word including the resulting exponent bits E and mantissa bits.2 The method according to claim 1.whereby one of the mantissa bits M is a sign bit and the remaining sub-set of bits is the fraction F so that the number V equals. in case that the sign bit indicates that the number V is positive. in case that the sign bit indicates that the number V is negative. a number of computing units and. an inverse log converter. wherein the input log converter is adapted to convert input data words into a log domain and to shift log converted input data words into the data pipeline. wherein the data pipeline is coupled to the computing units, so that when a data word is shifted through the data pipelines consecutive computing units receive the data word as an input. wherein each computing unit has an output coupled to the inverse log converter to perform a conversion back from the log domain to obtain a result and. wherein an input data word V is electronically represented in the log domain in a binary data word, the data word having a set of exponent bi ts E and having a set of mantissa bits M, the exponent bits E being represented in 2 complement form and the mantissa bits M being represented in 2 complement form whereby. in case that the number V is positive, a fraction F of the mantissa bits M Of the number V is normalized to 01 F form and the exponent bits E are adapted by shifting the number V a number of times and adding the number shifts to the exponent bits E of the number V and. in case that the number V is negative, the fraction F of the mantissa bits M is normalized to a 10 F form and the exponent bits E are adapted by converting the number V into a 2 complement form, shifting the number V a number of times, and adding the number of shifts to the exponent bits E of the number V and. dropping the leading mantissa bit to form a binary word including the resulting exponent bits E and mantissa bits.11 A computer system comprising. an input log converter. a data pipeline. a number of computing units, each computing unit having an adde r for adding a first number M A and a second number M B , the first and second numbers being normalized to have either a leading 01 or a leading 10 in a binary representation, wherein the adder circuit comprises. a an adder block for adding the first number M A and the second number M B to obtain a result. b a leading msb detector coupled to an output of the adder block to detect a sequence of leading 0 or 1 bits in the result, the sequence having a length L and. c a barrel shifter to shift the result for a number of L-1 shifts to the left in order to normalize the result and. an inverse log converter. wherein the input log converter is adapted to convert input data words into a log domain and to shift log converted input data words into the data pipeline. wherein the data pipeline is coupled to the computing units, so that when a data word is shifted through the data pipelines consecutive computing units receive the data word as an input. wherein each computing unit has an output coupled to the inverse log converter to perform a conversion back from the log domain to obtain a result. The present invention is related to the following inventions which are assigned to the same assignee as the present invention. 1 Computer Processor Utilizing Logarithmic Conversion and Method of Use thereof, having Ser No 08 430,158, filed on Mar 13, 1995, now U S Pat No 3,597,670. 2 Exponentiator Circuit Utilizing Shift Register and Method of Using Same , having Ser No 08 401,515, filed on Mar 10, 1995, now U S Pat No 5,553,012. 3 Accumulator Circuit and Method of Use Thereof , having Ser No 08 455,927, filed on May 31, 1995, now U S Pat No 5,644,520. 4 Logarithm Inverse-Logarithm Converter and Method of Using Same , having Ser No 08 381,368, filed on Jan 31, 1995, now U S Pat No 5,642,305. 5 Logarithm Inverse-Logarithm Converter Utilizing Second Order Term and Method of Using Same , having Ser No 08 382,467, filed on Jan 31, 1995, now U S Pat No 5,703,801. 6 Logarithm Inverse-Logarithm Converter Utilizing Linear Interpolation and Method of Using Same , having Ser No 08 391,880, filed on Feb 22, 1995, now U S Pat No 5,600,581. 7 Logarithm Inverse-Logarithm Converter Utilizing a Truncated Taylor Series and Method of Use Thereof , having Ser No 08 381,167, filed on Jan 31, 1995, now U S Pat No 5,604,691. 8 Logarithm Converter Utilizing Offset and Method of Use Thereof , having Ser No 08 508,365, filed on Jul 28, 1995, now U S Pat No 5,629,884. 9 Method and System for performing a convolution operation , having Ser No 08 535,800, filed on Sep 28, 1995.TECHNICAL FIELD OF THE INVENTION. The present invention relates generally to computing and digital signal processing and, in particular, to techniques for electronically representing a number. BACKGROUND OF THE INVENTION. For the purposes of computing and digital signal processing, in particular for telecommunication, it is known in the art to represent numbers as binary data words Such a binary data word typically is representative of some real world value In the case of digital signal processing such a binary data word typically represents a sampled value of some real process like sampled speech or video data. To represent a number in a binary data word for the purposes of computing or digital signal processing a number of approaches are commonly used in the prior art Integer numbers are usually represented in 2 complement In the 2 complement form the most significant bit holds th e sign if the data word is not declared to be an unsigned integer value The 2 complement of a binary number is found by reversing all the digits of the number and then adding one For example, the 2 complement of 0001 is 1110 1 1111 In mathematical terms the 2 complement x of a number x is. Where both x and x are represented as a binary number with k digits. The most popular representation for floating--point numbers is the format according to ANSI IEEE standard 754-1985 which has been implemented by nearly all floating-point chip sets including Intel s 8087 287 387, Motorola s 68881 as well as chip sets from AMD The IEEE standard is therefore universal in microcomputers that accept those chips, including the IBM PC. The way a number is electronically represented for computing purposes is highly influential on the performance of the computing or digital signal processing system which process such a number and therefore on the expense in terms of hardware to obtain a given computing through put. By definition, digital signal processing is connected with the representation of signals by sequences of numbers or symbols and the processing of these signals DSP has a wide variety of applications and its importance is evident in such fields as pattern recognition, radio communications, telecommunications, radar, biomedical engineering, and many others. At the heart of every DSP system is a computer processor that performs mathematical operations on signals Generally, signals received by a DSP system are first converted to a digital format used by the computer processor Then the computer processor executes a series of mathematical operations on the digitized signal The purpose of these operations can be to estimate characteristic parameters of the signal or to transform the signal into a form that is in some sense more desirable Such operations typically implement complicated mathematics and entail intensive numerical processing Examples of mathematical operations that may be perf ormed in DSP systems include matrix multiplication, matrix-inversion, Fast Fourier Transforms FFT , auto and cross correlation, Discrete Cosine Transforms DCT , polynomial equations, and difference equations in general, such as those used to approximate Infinite Impulse Response IIR and Finite Impulse Response FIR filtersputer processors vary considerably in design and function One aspect of a processor design is its architecture Generally, the term computer architecture refers to the instruction set and organization of a processor An instruction set is a group of programmer-visible instructions used to program the processor The organization of a processor, on the other hand, refers to its overall structure and composition of computational resources, for example, the bus structure, memory arrangement, and number of processing elements. In a computer, a number of different organizational techniques can be used for increasing execution speed One technique is execution overlap. Execution ov erlap is based on the notion of operating a computer like an assembly line with an unending series of operations in various stages of completion Execution overlap allows these operations to be overlapped and executed simultaneously. One commonly used form of execution overlap is pipelining In a computer, pipelining is an implementation technique that allows a sequence of the same operations to be performed on different arguments Computation to be done for a specific instruction is broken into smaller pieces, i e operations, each of which takes a fraction of the time needed to complete the entire instruction Each of these pieces is called a pipe stage The stages are connected in a sequence to form a pipeline--arguments of the instruction enter at one end, are processed through the stages, and exit at the other end. These are many different architectures, ranging from complex-instruction-set-computer CISC to reduced-instruction-set-computer RISC based architectures In addition, some archit ectures have only one processing element, while others include two or more processing elements Despite differences in architectures, all computer processors have a common goal, which is to provide the highest performance at the lowest cost However, the performance of a computer processor is highly dependent on the problem to which the processor is applied, and few, if any, low-cost computer processors are capable of performing the mathematical operations listed above at speeds required for some of today s more demanding applications For example, MPEG data compression of an NTSC television signal can only be performed using expensive supercomputers or special purpose hardware. Many other applications, such as matrix transformations in real-time graphics, require data throughput rates that exceed the capabilities of inexpensive, single processors, such as micro processors and commercially available DSP chips Instead, these applications require the use of costly, multiprocessor or multiple - processor computers Although multiprocessor computers typically have higher throughput rates, they also include complex instruction sets and are generally difficult to program. Therefore there is a need to provide for an improved method for electronically representing a number in a binary data word, an improved adder circuit and microprocessor incorporating such an adder circuit and an improved computer system. SUMMARY OF THE INVENTION. The invention is pointed out with particularity in the appended claims Preferred embodiments of the invention are given in the dependent claims. The invention is advantageous in that it allows to represent both the exponent and the mantissa of a number in 2 complement form This is made possible by normalizing the mantissa differently depending on whether the number to be represented is positive or negative Such normalizations can be carried out with minimal hardware expense by performing shift operations. In case that the number to be represented is 0 the i nvention allows to encode the value of 0 in the exponent For this purpose a predefined value of the exponent bits indicates that the number equals 0 This predefined value can be for example a leading 1 with a sequence of zeros If the exponent has a width of 4 bits, the value of zero would be represented by 1000 whereby the mantissa is don t care --in the example considered here. Further the method for electronically representing a number is advantageous in that it allows to add two numbers represented in such a way more efficiently with less hardware expense Due to the representation of the mantissa in 2 complement it is not necessary to compare the mantissas of the two numbers to be added before the calculation is carried in contrast to the above referenced IEEE standard. Moreover the mantissas are always added and not subtracted also if they represent negative numbers This is also due to the 2 complement presentation An additional advantage is that no sign logic is needed As a conseque nce a micro processor which uses the teaching of the invention can more efficiently perform summations and therefore have a higher computing throughput If a computer program is to be carried out by the micro processor this has the effect that it can be carried out at a higher processing speed In the case that the computer program is a digital signal processing application this has the effect that the microprocessor can deal with a higher sampling rate. In digital signal processing like finite or infinite impulse response filtering typically a large number of multiplications has to be carried out If the two operands to be multiplied are converted into the log domain the multiplication becomes a summation The result is obtained by converting the sum back into the normal domain A computer system of such a type is disclosed in above-identified related inventions number 1 Ser No 08 430,158 and number 9 Ser No 08 535,800 Implementation options for such a computer system are also described in various of the copending applications or patents 2 to 8.Such a computer system operating in the log domain consists of a number of computing units which comprise an adder in order to perform the multiplication s in the log domain If a number is represented according to the invention in such a computer system this allows to safe hardware for the adders, improve the operational speed and at the same time save precious silicon floor space Also power can be saved since the design of the adders is more compact. BRIEF DESCRIPTION OF THE DRAWINGS. The invention will become more apparent and will be best understood by referring to the following detailed description of a preferred embodiment in conjunction with the accompanying drawings in which. FIG 1 is a flow chart illustrating a preferred embodiment of the method for electronically representing a number of the present invention. FIG 2 is a flow chart of a preferred embodiment of the method for adding two numbers according to the present inventi on. FIG 3 shows a block diagram of a preferred embodiment of an adder according to the invention. FIG 4 shows a micro processor system which incorporates the principles of the invention. FIG 5 shows an embodiment of a computer system which uses the principles of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS. Referring to the flow chart of FIG 1 it is explained in more detail how a number V is represented the format of the invention After the number V is inputted in step 100 it is decided in step 102 whether the number V is positive The way this decision is made depends on the way the number V is represented initially If the IEEE representation is used the sign bit can be checked to make the determination. If it is decided in step 102 that the number V is positive the control goes to step 104 in which the number V is put into the form 01 F The exponent of the number V is represented in 2 complement and adapted to the normalization into 01 F correspondingly. First in step 106 the number V is shifted for a number of times so that a leading 01 before the decimal point results This corresponds to the format of 01 F where F stands for the fractional bits behind the decimal point. Second in step 108 the exponent of the number V is adapted according to the number of shifts performed in step 106 If number F is shifted in step 106 to the left in order to obtain the 01 F format this means that the shift has negative value This value is subtracted from the initial exponent of the number V--if any If the number V did not initially have an exponent the number of shifts of step 106 becomes the exponent of the number V The exponent is represented as 2 complement. In step 110 the leading mantissa bit 0 of the mantissa 01 F is dropped The result is outputted in step 112 The result consists of a binary data word 114 which has exponent bits E V 116 and mantissa bits M V 118.The exponent E V is represented without the sign bit in 2 complement form The mantissa M V has a length of N 1 bits M0 V , M1 V , M2 V MN V The leading most significant bit M0 V is set to be equal 1 to indicate that the mantissa is positive The remaining part of the mantissa bits M1 V , M2 V MN V is the fraction F of the format 01 1F to which the number V was shifted in step 106.If it is decided in step 102 that the number V is negative the control goes to step 120 to convert the mantissa into 2 complement representation as well as the exponent, to normalize the mantissa and to adapt the exponent correspondingly. First, in step 122 the number V is converted into a 2 complement representation For the conversion into the 2 complement representation all digits of the number V are inverted and 1 is added to the least significant bit of the inverted number V In step 124 the converted number V is shifted for a number of times so that the format 10 F results similar to the shifting of step 106 Also the exponent of the number F is adapted correspondingly and also represented as a 2 complement. In step 126--similar to step 108--the most significant leading mantissa bit which is 1 is dropped The result is obtained in step 130 which again consists of the exponent bits E V 116 and the mantissa bits M V 118 As opposed to the result obtained in step 112 the mantissa bit M0 V equals 0 to indicate that the value of the number V is negative. In the following examples are given of how a positive number V is represented in the format of the invention. In the first example the number V equals -1 011 and is initially represented in the IEEE format. Since the number V is negative--which is represented by the sign bit in the IEEE format--first the 2 complement has to be determined The sign bit - is represented by 0 so that the initial IEDE representation of V as 01 011 results En 2 complement this is 10 101 after inversion of all bits of 01 011 to 10 100 and adding of 00 001 the original exponent of V--if any--is represented in 2 complement and otherwise remains unchanged In this case no shift ing was necessary to create the format 10 F The resulting mantissa M V is therefore is M0 V 0, M1 V 1, M2 V 0 and M3 V 1 which corresponds to the fraction F 101 of the 10 101 representation of V. In the second example the number V equals 1 010 and is also initially represented in the IEEE format As V is positive it stays 01 010 and the exponent is the same The resulting fraction F is 010.In the next example V equals -1 000 again in IEEE format The 2 complement of 01 000 is 11 000 This does not correspond to the required format 10 F and must therefore be normalized Shifting of 11 000 one shift left results in 10 000 This requires that the original exponent of V is decrement by one. If the actual value of the number V in the format of the invention is to be determined this is done by evaluating. for the case that the sign bit M0 V 1 and thus V positive, or. in case that the sign bit M0 V 0 and thus V negative. Examples are shown in the below table 1.In the example considered in table 1 there are 4 bit positions in the mantissa M V No exponents are shown in table 1--the exponents are assumed to be equal to zero The left most column of table 1 shows the mantissas M V of numbers which are represented according to the invention. Starting from the top of the table the numbers having a leading 0 --in other words M0 V 0--are negative whereas the numbers the lower portion of the table 1 have a most significant bit which is 1 --in other words M0 1--and which are therefore positive The digits after the most significant bit--in this case three bits--are representative of the fraction F of the numbers V. The middle column of the table 1 shows the expanded mantissas of the numbers V of the left most column For the negative numbers this means that 1 is added as the most significant bit This is the inversion of step 128 in which the leading 1 wars dropped In the table the leading 1 appears in brackets Also the decimal point is shown in the middle column of the table 1 corresponding to the normalization performed in the step 124.The same applies analogously to the positive numbers V for which a 0 in brackets is added as an inversion of the step 110 Also the decimal point is shown corresponding to the normalization of the step 106 Using the fraction F as an input to equations 2 and 3, respectively the resulting value is shown in the right most column as a binary value whereby it is assumed that the exponent equals 0 for all the numbers V. If the exponent of a number V is not equal to 0 the real value is obtained by shifting the result shown in the right most column for a number of times corresponding to the exponent. In the following--with reference to FIG 2--it is shown how the unique format of the invention to represent a number V can be advantageously used if two such numbers are to be added In step 200 a number X and a number Y which are to be added are inputted Both X and Y are in the format of the invention. In step 202 the absolute difference D of the exponents E X an d E Y is determined In step 204 it is determined which of the exponents E X and E Y is bigger En step 206 the preliminary assumption is made that the exponent of the result of the summation of X and Y equals the bigger one of the exponents E X and E Y. In step 208 the mantissas M X and M Y are expanded like shown in the middle column of table 1 This means that the leading most significant bit which is 0 for a positive number and 1 for a negative number is reintroduced into the representation of the mantissas to invert steps 110 and 128, respectively. In step 210 the mantissa of the operand X or Y with the smaller exponent is shifted for a number of D shifts to the right The information which of the mantissas has the smaller exponent is obtained from the result of step 204.In step 212 the mantissa which is shifted in step 210 and the other expanded mantissa which was not shifted are added For adding the two mantissas no sign logic is needed since both the shifted and the unshifted mantiss as are represented as 2 complement numbers. In step 214 it is evaluated whether an overflow occurred when the shifted and the unshifted mantissa were added in step 212 Overflow occurred if the shifted and the unshifted mantissas have the same most significant bit and the result of the summation has a different most significant bit If this is the case the control goes to step 216 in which one is added to the preliminary exponent of the result as obtained in step 206 Further in step 216 the result obtained in step 212 of the added mantissas is shifted one position to the right in order to adjust the decimal point The result obtained in step 216 is a final result and is represented in the format of the invention. If it is determined in step 214 that no overflow occurred a sequence of leading 0 or 1 is to be detected in the result obtained by adding the shifted and unshifted mantissas in step 212 The detection of the sequence of leading 0 or 1 is done in step 218.The length of the sequence o f the leading 0 or 1 is denoted L in the following If it is detected in step 220 that the result obtained in step 212 only consists of zeros this indicates that the result of the addition is in fact equal to zero As a value of zero can not be represented in the mantissa when it is in a format according to the invention the value of zero is encoded in the exponent This is done by assigning a predetermined value to the exponent of the result the predetermined value is indicative of the value zero of the result For this purpose any possible exponent value can be selected In the example considered here the exponent is assigned to the value of 10000000 in an 8 bit representation. If it is determined in step 220 that the sequence detected in step 218 does not only consist of zeros, the control goes to step 224 In step 224 the result obtained in step 212 is renormalized to the format of the invention This is done by shifting the result obtained by adding the shifted and unshifted mantissas L-1 times to the left and correspondingly subtracting L-1 from the preliminary exponent of the result obtained in step 206 The resulting number has the form 01 F or 10 F depending on whether the number is positive or negative Since the leading most significant bit in the format 01 F and 10 F is redundant it is thrown in step 226 corresponding to the respective steps 110 and 128 of FIG 1.With reference to FIG 3 now an adder circuit is described which can add the two numbers X and Y In the example considered here the exponents are 8 bit wide and the mantissas are 24 bit wide In the representation of steps 112 and 130 of FIG 1 this means that there are 24 mantissa bits M0-M23 The exponents E X and E Y to be inputted into the adder shown in FIG 3 again are in 2 complement form and the mantissas are normalized in the way as described with reference to FIG 1.The adder shown in FIG 3 has a subtractor 300 which has two inputs to receive the exponents E X and E Y Further the adder of FIG 3 has a z ero detector and multiplexer 302 which also receives the exponents E X and E Y as input values The subtractor 300 has a control output 304 which indicates which one of the exponents E X or E Y is the bigger one of both. The control output 304 is coupled to the zero detector and multiplexer 302 as well as to swap circuit 306 The swap circuit 306 receives the mantissas M X and M Y as 24 bit inputs The swap circuit 306 has a control input 308 which is coupled to the control output 304 further the swap circuit 306 has data outputs 310 and 312.The data outputs 310 and 312 are one bit wider than the inputs of the swap circuit 306--in this case 25 bits instead of 24 bits The data output 310 of the swap circuit 306 is coupled to barrel shifter 314 as a data input The barrel shifter 314 has a control input 316 which is coupled to control output 318 of the subtractor 300.The barrel shifter 314 has a control output 318 which is coupled to data input of adder block 320 The other data input of adder block 320 is coupled to the data output 312 of the swap circuit 306.The zero detector and multiplexer 302 has its output coupled to subtractor adder by 1 block 322 as a data input The other input of the subtractor adder by 1 block 322 is coupled to output 324 of leading most significant bit detector 326.The adder block 320 has an overflow output which is coupled via line 328 to the subtractor adder by 1 block 322 and to barrel shifter 330 The barrel shifter 330 has its data input coupled to data output of the adder block 320 via line 332 The line 332 is 25 bits wide The barrel shifter 330 is also coupled to the output 324 of the leading msb detector 326.The leading msb detector 326 is also coupled via output line 334 to the subtractor adder by 1 block 322 The exponent E Z of the result Z of the summation of X and Y is present at the output 336 of the subtractor adder by 1 block 322 and the normalized mantissa M Z of the result Z is present at the output 338 of the barrel shifter 330.I n operation the exponent bits E X and E Y as well as the mantissa bits M X and M Y of the two numbers X and Y to be added are inputted simultaneously into the adder circuit By means of the subtractor 300 the absolute difference D of the exponents E X and E Y is determined. If the difference D is bigger than the width of the mantissa input into swap circuit 306--in this case 24 bit--the width of the mantissa input is taken as the difference D since this is the maximum number of shifts which can be performed This corresponds to step 202 of FIG 1.The subtractor 300 also determines which one of the exponents E X and E Y is the bigger one This corresponds to step 204 of FIG 2 The information which one of the exponents is bigger is available at the control output 304 According to the logical value of the control output 304 the zero detector and multiplexer 302 is controlled to output the bigger one of the exponents E X and E Y to the subtractor adder by 1 block 322 This corresponds to step 20 6 of FIG 2.The information which one of the exponents E X or E Y is bigger is also inputted into the swap circuit 306 at its control input 308 The swap circuit 306 swaps the inputs M X and M Y so that the mantissa M of one of the numbers X or Y having the smaller exponent is outputted at the data output 310 to the barrel shifter 314.The result of the determination of the difference D is available at the control output 318 of the subtractor 300 and is inputted into the control input 316 of the barrel shifter 314.In the swap circuit 306 the hidden most significant bit is included in the mantissas M X and M Y --corresponding to step 208 of FIG 2 As a consequence the data outputs 310 and 312 of the swap circuit 306 are one bit wider than the mantissa inputs--in this case 25 bits wide The barrel shifter 314 shifts the expanded mantissa of the operand having the smaller exponent for a number of ED shifts to the right--corresponding to step 210 of FIG 2.The result of this shift operation is a vailable at the control output 318 of the barrel shifter 314 and is still 25 bit wide Consecutively both the shifted and the unshifted mantissas are inputted into the adder block 320.If an overflow occurs when the shifted and unshifted mantissas are added in the adder block 320 this is indicated by line 328 both to the subtractor adder by 1 block 322 and the barrel shifter 330 This has the effect that the value of the output line 334 is ignored by the subtractor adder by 1 block 322 and that 1 is added to the exponent inputted by the zero detector and multiplexer 302 into the subtractor adder by 1 block 322 The result of this addition is the final result of the exponent E Z which is outputted at output 336 Correspondingly, the barrel shifter 330 shifts the result outputted by adder block 320 via line 332 one position to the right and drops the leading most significant bit so that the resulting mantissa M Z is obtained at output 338 This corresponds to step 216 of FIG 2.If no overflow o ccurs in the adder block 320 cf step 214 of FIG 2 the leading most significant bit detector 326 which has its data input coupled to the data output of the adder block 320 detects a sequence of leading 0 or 1 to detect the length of the sequence L--like explained with respect to step 218 of FIG 2 The value of L is available at the output 324 of the leading msb detector 326 If the value of L reveals that the result of the summation in adder block 320 is zero this is notified by the leading msb detector 326 to the subtractor adder by 1 block 322 via load output line 334 and a predetermined value which is indicative of the result being zero is loaded into the subtractor adder by 1 block 322 This loaded value is the resulting exponent E Z This corresponds to step 222 of FIG 2.If the result obtained by adder block 320 is not zero, L-1 is subtracted from the exponent inputted by the zero detector and multiplexer 302 into the subtractor adder by 1 block 322 in order to obtain the resulting exp onent E Z Correspondingly the mantissa is normalized by shifting a number of L-1 times to the left in barrel shifter 330 Again the leading most significant bit is dropped in the barrel shifter 330 so that a 24 bit wide resulting mantissa M Z is obtained This corresponds to step 226 of FIG 2.In case that the result obtained at the output of adder block 320 is zero the value of the resulting mantissa M Z is don t care because the value of the exponent indicates that the number Z is in fact zero If however one of the input values X or Y is zero this is detected in the zero detector and multiplexer 302 which compares both exponents E X and E Y with the predefined exponent value which is indicative of zero--in this case 80 h If zero is detected by the zero detector and multiplexer 302 this is notified to the swap circuit 306 via line 340 and the mantissa of the corresponding number X or Y which is 0 is filled with 0 to overwrite any don t care values. With reference to FIG 4 it is explained in greater detail with respect to a preferred embodiment how the invention can be used for computing purposes FIG 4 shows an electronic system 400 which can be any electronic device requiring some kind of computing and or digital signal processing Typical examples are telecommunication devices such as cellular phones. The electronic system 400 has a program storage 402 and memory 404 Computing unit 406 is coupled via a bi-directional bus 408 to the memory 404 A program stored in the program storage 402 can be loaded into the computing unit 406 via line 410.The memory 404 contains a number of data words which are represented in a format according to the invention One of the data words is shown by way of example as data word 412 When the computing unit 406 has to carry out some kind of a digital signal processing calculation it loads the corresponding computer program from the program storage 402 In order to carry out the digital signal processing program data words have to be fetched via the bi-directional bus 408 from the memory 404 The data required for carrying out the computer program is in the unique format according to the invention. This allows to take advantage of the improved adding of numbers which are represented in a format according to the invention in the computing unit 406--for example if the computing unit is a micro processor the micro processor can comprise one or more adders of the type shown in FIG 3 to more economically carry out large numbers of summations. FIG 5 shows a block diagram of a computer system in which the unique representation of a number according to the invention is particularly beneficial The input block converter 500 receives input data words to be inputted into the computer system An input data word is logarithmized by the input log converter 500 and inputted into the first register R0 of data pipeline 502.The data pipeline 502 consists of a number of registers R0 to Rn which are coupled together to form a shift register chain Eac h of the registers Ri is coupled to its corresponding computing unit CUi Each of the computing units CUO-CUn can access its corresponding register R i to access a data word which is stored in the corresponding register. Each of the computing units CUO-CUn has an output which is coupled to reverse log converter 504 The inverse log converter 504 performs an inverse logarithm operation on the output of the computing unit CUi to transform the result of the computation back into the normal domain The results which are obtained by inverting the outputs of the computing units CUi are transferred to an accumulator 506 which adds all the results so that final output results at the output 508 of the accumulator 506.In operation a sequence of data input words are received by the input block converter 500 and a resulting sequence of input data which are in the log domain is shifted into the data pipeline 502 Each computing unit CUi accesses its corresponding register Ri to obtain the corresponding data input value A computation is performed in the computation unit CUi and the result is outputted to the inverse log converter 504 to transform the result of the computation back from the log domain into the normal domain. All the results of the computing units are accumulated in the accumulator 506 after the inverse log operation which is performed by inverse log converter 504 The computation which is carried out in the computation units CUi can be of a finite impulse response filter or infinite impulse response filter type In this case each of the computing units CUi has one coefficient of such a filter operation stored in an internal register which is not shown in the drawing for simplicity To perform such a filter operation in each computing unit the corresponding coefficient has to be multiplied with the input data word stored in the corresponding register Since this multiplication is carried out in the log domain the multiplication becomes a summation In the latter case in fact the computing units CUi are adders which can be implemented by means of an adder of the type as shown in FIG 3 provided that both the input data words in the log domain which are stored in the registers Ri as well as the coefficients of the filter operations which are stored in the computing units are represented in a format according to the principles of the invention. Since in an architecture of the type shown in FIG 5 a large number of computing units exists the use of an adder of the type as shown in FIG 3 has a very substantial positive effect. The same applies analogously to the implementation of the accumulator 506 which can also be realized by adders of the type shown in FIG 3 again provided that the output of the inverse log converter 504 is represented in a format in accordance with the principles of the invention. Normalization of a floating point number. This all depends upon the way floating point numbers are stored Forget binary for now, think in decimal. If I have the value 8 7 6 then I can write it as 87 6 x 10 0 8 76 x 10 1 0 876 x 10 2 0 0876 x 10 3.Normalisation is simply process of choosing which of these is best, according to some rules In decimal, we normally choose 0 876 x 10 2, because it follows these simple rules - The mantissa has no non-zero digits before the decimal point - The mantissa has a non-zero digit immediately after the decimal point Another way of writing this is that the mantissa is in range 0 1 0 99999.Applying this binary floating point numbers When we normalise a binary number we have to apply the same rules to the mantissa It must have no non-zero digits before the decimal I mean, binary point, and a non-zero digit immediately after the binary point Or to put it another way, it must be in the range 0 5 0 999999 in decimal. We do this for several reasons 1 It gets the best use out of our available bits 2 It simplifies the hardware required to do arithmetic. Of course, when we normalise in either decimal or binary, we have to adjust the exponent accordingly to keep the same value. Bob 3 years ago. A number is normalized in order to get the greatest precision This is done by multiplying the number by some power of the number base radix show more A number is normalized in order to get the greatest precision This is done by multiplying the number by some power of the number base radix to get it into a particular range, where it is then truncated or rounded to a fixed number of digits. Since floating point formats have a fixed number of digits, moving the leading digit as far left as possible leaves the most room for low order digits to be retained That s what normalization does, primarily It avoids wasting digit postions by storing leading zeroes. Binary floating point formats can also gain one extra bit of precision by not storing the leading 1 bit The IEEE 488 binary floating point formats do this, for example, and they are used by almost everyone these days Some IBM mainframes still support a base-16 floating point s tandard inherited from the S 360 This is only possible in binary, where the leading digit can only be 1 Zero values indicated by every bit--except perhaps the sign bit--is a 0.If your 8-bit number were to be normalized into an 8-bit field, there s no advantage to normalization However, if you were to normalize the 16-bit value 00101101 01101001 into an 8-bit field, you d get.10110101 1 rounded up to 10110110 if the leading 1 bit is stored, or 1 01101011 0 rounded down to 1 01101011 if the leading 1 is not stored. The bits show leading and trailing bits not stored The bits on the right may be used for rounding, though There are usually different rounding mode options telling how to handle a normalized result that has to lose some bits on the right. Just storing the first 8 bits would get you 00101100, only 5 bits after the leading 1 Normalizing raises that to 7 bits after the leading 1 Normalizing and not storing the leading 1 raises that to 8.husoski 3 years ago. Sign in to add a comment. To expand just a tiny bit on what Bob said, using his example 0 876 x 10 2 is really 876 x 10 2 Because the zero before the decimal while good in show more To expand just a tiny bit on what Bob said, using his example.0 876 x 10 2 is really 876 x 10 2.Because the zero before the decimal while good in print for our eyes is not needed in the computer representation. EddieJ 3 years ago. Sign in to add a comment. Answer this question. Related Questions. Report Abuse. Report Abuse. Sorry, you ve reached your daily asking limit Earn more points or come back tomorrow to ask more. Asking costs 5 points, and then choosing a best answer earns you 3 points Questions must follow the Community Guidelines. Media upload failed You can try to add the media again or go ahead and post the answer. Media upload failed You can try to add the media again or go ahead and post the question. Uploaded image is less than the minimum required 320 x 240 pixel size. Sorry, file format is not supported. You can only upload image s of a size less than 5 MB. You can only upload videos of a size less than 60 MB. Generating preview. Go ahead and post your answer Uploaded video will be live after processing. Go ahead and post your question Uploaded video will be live after processing. Sending request. This may take one or two minutes.
No comments:
Post a Comment